SHARC+ Infra-estrutura central
400MHz (máx.) Frequência do relógio central
640KB no chip Nível 1 (L1) de memória SRAM (com paridade) aumenta o desempenho de baixa latência
Suporte a ponto flutuante de 32-bit, 40-bit e 64-bit
Ponto fixo de 32 bits
Byte, palavra curta, palavra, palavra longa dirigida
Memória
256KB SRAM on-chip Nível 2 (L2) com proteção ECC - elimina a necessidade de memória externa em muitos casos de uso
Uma interface Nível 3 (L3) otimizada para baixa potência do sistema, fornecendo interface de 16 bits para dispositivos DDR3 (com suporte a dispositivos DDR3L com capacidade de 1,35 V) Dispositivos SDRAM
Controlador de memória DDR/DDR3L de 16 bits
1.Suporte 35V para DDR3L
Aceleradores de Hardware Avançados
Motores FIR/IIR melhorados que funcionam na frequência do relógio Core para maior potência de processamento
Motores Crypto de Segurança com OTP
Poderoso sistema DMA
O DAI (Interface de Áudio Digital Inovadora) inclui:
8x interfaces Full SPORT c/TDM & modos I2S
2x S/PDIF Rx/Tx, 8 pares ASRC
4x Geradores de Relógio de Precisão
28 Buffers
Outras Conectividade Periférica / Interfaces:
2x SPI Quad, 1x SPI Octal
MLB 3 pinos
6x I2C,3x UARTs
2x Portos de Ligação
10x Cronômetro de Propósito Geral, 1x Contador de Propósito Geral
2x Watchdog Timers
ADCs de 4-ch 12bit de Housekeeping
40 pinos GPIO, 28 pinos DAI
Sensor Térmico
17mm x 17mm (passo 0.8mm) 400-bolas CSP_BGA
Segurança e Protecção
Aceleradores de hardware criptográficos
Arranque rápido e seguro com protecção IP
Aceleradores FIR e IIR aprimorados rodando até 1 GHz
AEC-Q100 qualificado para aplicações automotivas
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